CPRI V87(Rev 1)-对于一些UltraScale和UltraScale+器件,RX和TX输出时钟没有正确的限制,如果核心是产生与9830G和线下率选项。xilinx_wiki6年前发布310该帖子内容已隐藏,请评论后查看登录后继续评论登录注册FPGAFPGA-CPLDIPxilinx赛灵思
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