加电后寄存器的初始逻辑电平是多少?-Lattice-莱迪斯社区-FPGA CPLD-ChipDebug

加电后寄存器的初始逻辑电平是多少?

我们将考虑两种情况:(1)在设备上电时,控制(复位、设置)和时钟信号是有效的;(2)控制和时钟信号在上电时处于活动状态。
在第一种情况下,寄存器的输出将由驱动控制的逻辑和信号中的数据来确定。
在第二种情况下,内部产生的功率重置(POR)保持所有寄存器处于非活动模式,直到所有的设备电源供应器(VCC,VCcAUX和VCCIOs)已经达到令人满意的电平,使该装置开始工作。因此,所有寄存器的输出都将有固定。D初始逻辑电平,如果它们的控制信号在上电时不活动(例如没有时钟切换)。至于它们的初始逻辑电平,它们取决于配置,即“重置”或“SET”的设置。“复位”或“设置”设置是由设计逻辑决定的。它们可以是异步的或同步的。如果选择“重置”,寄存器的初始输出值为0或低。如果选择“SET”,则寄存器的初始输出值为1或高。在寄存器不使用异步/同步设置或重置控制的情况下,默认设置“重置”选项。在您的设计中,所有寄存器的“重置”和“SET”设置可以使用EPIC软件工具找到。

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