描述
我的设计已经成功地完成了实现,但是当尝试打开实现的设计时,看到了下面的错误信息。
错误:[项目1-9]无法打开结构网表,因为未指定结构源文件。支持Edif、NGC NGO和Verilog结构网表
这阻止了我分析执行结果,例如通过运行时序分析。
Xilinx社区论坛下面的帖子包含了对这个问题的更全面的描述:
HTTPS://FoUM.xILIX.COM/T5/设计-入口/顶部模块化LoST/TD-P/510195
解决方案
为了解决这个问题,打开路由DCP而不是实现的设计来执行所需的分析。
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