VIVADO综合-后综合DRC警告PLHOLDVIO 1：LUT正在驱动n个单元的时钟引脚

描述

VIVADO综合解释@（NEGEDGE CLK）作为LUT逆变器连接到寄存器的时钟引脚。

如果我在综合设计中报告DRC，这会引起以下DRC警告。

普尔霍尔维约1

LUT＆LT；LutyCyelyNo.gt；驱动N个单元的时钟引脚。这可能导致大量的保持时间违规。

首先涉及的细胞是：

和lftCysLyNo.gt；{fdRe}

……

我如何解决这个问题？

解决方案

这个问题已经在ViVADO 2017.1中解决了。

在较早的版本中，这种综合后的DRC警告可以忽略，因为时钟网络上的LUT逆变器将被推到寄存器单元中，在OPTTI设计期间使用本地逆变器。