10G / 25G以太网子系统 – 2016.1 / 2016.2 – 我有一个异步系统如何为RX和TX AXI或MII接口使用相同的时钟

描述

我正在使用10G / 25G以太网子系统。在2016.1和2016.2版本中，RX和TX AXI或MII接口由GT RX USERCLK2驱动。

如果我有一个异步系统（串行链路每侧的参考时钟之间的每个规格差异达到+/- 200ppm），我可以使用相同的时钟来驱动RX和TX AXI或MII接口吗？

解

是的，这可以在MAC + PCS / PMA配置或仅PCS / PMA配置中实现。

如果使用PCS / PMA，则始终仅使用RX FIFO。如果使用MAC + PCS / PMA，则可以选择RX FIFO。应遵循以下步骤：

1）在Clocking的“Configuration”表下生成内核时，选择：“Asynchronous”表示链路两端的refclks是异步的。

2）如果使用MAC，请在“MAC选项”选项卡下，选中“包括FIFO逻辑”选项。

3）在外部文本编辑器中打开core_name_wrapper.v文件。

如果为每个通道使用仅PCS / PMA选项，请更改以下文本：

.rx_mii_clk（gt_rxusrclk2_0），

…

.rx_mii_clk（gt_rxusrclk2_3），

将文本更改为：

.rx_mii_clk（gt_txusrclk2_0），

…

.rx_mii_clk（gt_txusrclk2_3），

如果为每个通道使用仅限MAC + PCS / PMA选项（用户可以选择具有1到4个通道），请更改以下文本：

.rx_clk（gt_rxusrclk2_0），

..

。

.rx_clk（gt_rxuserclk2_3），

将文本更改为：

.rx_clk（gt_txusrclk2_0），

..

。

.rx_clk（gt_txuserclk2_3），

4）重新运行非核心综合（如果使用）和整个设计的综合。

在2016.3版本及更高版本中，用户可以访问核心的XCI级别来驱动RX MII和RX AXI时钟输入。