适用于Vivado 2016.1和Forward的UltraScale +集成100G以太网子系统的IP版本说明和已知问题-Xilinx-AMD社区-FPGA CPLD-ChipDebug

适用于Vivado 2016.1和Forward的UltraScale +集成100G以太网子系统的IP版本说明和已知问题

描述

此答复记录包含UltraScale +集成100G以太网子系统的发行说明和已知问题,包括以下内容:

  • 一般信息
  • 已知和已解决的问题
  • 修订记录

本发行说明和已知问题答复记录适用于Vivado 2016.1及更高版本中生成的核心。

UltraScale +集成100G以太网子系统页面:

https://www.xilinx.com/products/intellectual-property/cmac_usplus.html

一般信息

支持的器件可以在以下三个位置找到:

有关所有版本的新功能和添加的器件支持列表,请参阅Vivado中核心可用的更改日志文件。

版本表

此表将核心版本与包含它的第一个Vivado设计工具发行版本相关联。

表1:版本

核心版本 Vivado工具版
v2.4(Rev。2) 2018.1
v2.4(Rev。1) 2017.4
V2.4 2017.3
V2.3 2017.2
V2.2 2017.1
V2.1 2016.4
V2.0 2016.3
v1.0(Rev。1) 2016.2
V1.0 2016.1

一般指导:

下表提供了使用LogiCORE UltraScale Interlaken核心时的一般指导的答案记录。

表2:一般指导

文章编号 文章标题
(Xilinx答复55248) Vivado时序和IP约束
(Xilinx答复61626) 如何加速仿真?
(Xilinx答复62457) 如何生成许可证密钥以激活此核心?

已知和已解决的问题

下表提供了UltraScale Interlaken核心的已知问题,从v1.0开始,最初在Vivado 2016.1中发布。

注意:“找到版本”列列出了首次发现问题的版本。

问题可能也存在于早期版本中,但尚未执行特定测试来验证早期版本。

表3:IP已知和已解决的问题

文章编号 文章标题 找到版本 版本已解决
(Xilinx答复70775) 如果启用了TX Flow控制,则示例设计错误,但禁用RX流控制 V2.4 请参阅答复记录
(Xilinx答复67965) 使用GT RX缓冲旁路时,某些器件上出现定时错误 V2.0 请参阅答复记录
NA 更新了GT DRP寄存器,用于CAUI-4和CAUI-10之间的运行时切换 V1.0 v1.1(REV.1)

修订记录:

2016年6月8日 添加了GT DRP寄存器更新
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