LogiCORE DisplayPort v7.0（Rev。1） – 如果为axi_clk和vid_clk连接相同的时钟，则在时钟时序报告下会出现很多无约束路径，用于DisplayPort IP之外的路径，由此时钟驱动-Xilinx-AMD社区-FPGA CPLD-ChipDebug
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