Vivado 2016.2 – 10G / 25G以太网子系统 – 在BASE_R中选择一步模式或选择示例设计中的收发器时，综合失败

描述

在示例设计中使用10G / 25G以太网子系统与收发器的设计可能会失败综合或遇到定时错误。

使用BASE_R和一步计时模式时，具有10G / 25G以太网子系统的设计可能会失败OOC综合，并出现以下错误：

[IP_Flow 19-167]无法传递一个或多个文件。
[IP_Flow 19-3505] IP生成错误：无法生成IP“xxv_ethernet_2”。无法生成“Verilog Simulation”输出：
[IP_Flow 19-98] IP CORE的生成失败。
无法生成IP’xxv_ethernet_2’。无法生成“Verilog Simulation”输出：
[IP_Flow 19-1747]无法提交文件’c：/Xilinx/Vivado/2016.2/data/ip/xilinx/xxv_ethernet_v1_3/ttcl/mac_baser_core_top.ttcl’：无法读取“C_PTP_OPERATION_MODE”：没有这样的变量

解

这些问题在Vivado 2016.3中得到修复。

在Vivado 2016.2中，您可以安装本答复记录附带的补丁来解决问题。

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