JESD204 PHY v2.0,v3.0,v3.1(2015.1,2015.2,2015.3,2015.4,2016.1) –  TXDIFFCTRL低默认值-Xilinx-AMD社区-FPGA CPLD-ChipDebug

JESD204 PHY v2.0,v3.0,v3.1(2015.1,2015.2,2015.3,2015.4,2016.1) – TXDIFFCTRL低默认值

描述

使用JESD204 PHY内核时,如果选择了可选设置“AXI4-Lite管理接口”,则TXDIFFCTRL寄存器默认为4’b0000。这对应于非常低的幅度,这在大多数应用中不太可能是合适的。

除非Xilinx建议改变TX幅度,否则建议Program值4’b1000,或者您了解改变传输驱动强度的含义。

未选择“AXI4-Lite管理界面”选项时的默认值为4’b1000。

使用JESD204 v7.0内核并选择“在内核中包含共享逻辑”设置时,TXDIFFCTRL默认值为4’b1000。

对每个TX收发器通道将值0x8Program到寄存器0x508中。

注意,寄存器0x024选择要访问的收发器控制寄存器组,并应在写入寄存器0x508之前进行Program。

例如:

要将包含四个通道的JESD204 PHY内核的所有收发器Program为正确的默认值,必须执行以下寄存器写操作(假设JESD204 PHY的基址为0x100000):

wr 0x0到0x100024 //选择GT通道0
wr 0x8到0x100508 //将TXDIFFCTRL设置为4’b1000
wr 0x1至0x100024 //选择GT通道1
wr 0x8到0x100508 //将TXDIFFCTRL设置为4’b1000
wr 0x2到0x100024 //选择GT通道2
wr 0x8到0x100508 //将TXDIFFCTRL设置为4’b1000
wr 0x3到0x100024 //选择GT通道3
wr 0x8到0x100508 //将TXDIFFCTRL设置为4’b1000
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