Vivado约束 – 约束范围主要答案记录-Xilinx-AMD社区-FPGA CPLD-ChipDebug

Vivado约束 – 约束范围主要答案记录

描述

Vivado Tool支持Scoped Constraints功能,该功能将XDC文件与设计的子集相关联,例如子模块网表,Team Design Flow中设计的不同部分,设计中的IP。

本答复记录提供有关约束范围方法的信息和常见问题。

1)文件

请参阅以下约束范围方法用户指南。
(UG903) – Vivado Design Suite用户指南:使用约束
  • 第2章 – >约束范围
(UG896) – Vivado Design Suite用户指南:使用IP进行设计
  • 第2章 – >管理IP约束
2)使用DCP时的约束方法。
(Xilinx答复66987) Vivado约束 – 使用综合后OOC DCP时,有关Constraint范围方法的有用信息
3)约束范围方法中的常见问题。
(Xilinx答复63960) FIFO Generator v12.0 – [Common 17-55]’get_property’需要至少一个对象。[axis_fifo_32x16_clocks.xdc]
(Xilinx答复56169) Vivado约束 – 关键警告:[Common 17-55]’set_property’需要至少一个对象
(Xilinx答复58308) Vivado约束 – 无意中丢弃了FIFO生成器IP约束
(Xilinx答复58260) Vivado约束 – “警告:[Vivado 12-584]无端口匹配…”出现在IP的I / O放置约束上
(Xilinx答复59799) Vivado约束 – 如何在作用域约束文件中使用create_clock约束时避免覆盖时钟约束?
(Xilinx答复54799) Vivado综合 – 与综合中出现的XDC约束相关但不在实施中的警告/严重警告
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