Vivado Synthesis – 定义为包含空向量的记录的端口将忽略整个记录/端口

描述

当综合具有定义为记录的端口的实体的VHDL，并且记录的一个元件是大小为0的向量时，在综合期间忽略整个端口。

给出以下警告消息：

警告：[Synth 8-506]空端口’tRecordIn’忽略[“Top.vhd”：71]

这是不正确的行为吗？

解

这是当前实现处理空端口的预期行为。

如果记录的元件为null，则整个记录被视为null。

建议避免在记录中使用空向量。