Vivado仿真器 – 如何使用相对路径读取VHDL / Verilog中的文件而不将其添加到项目中?xilinx_wiki6年前发布3250该帖子内容已隐藏,请登录后查看登录后继续查看登录注册FPGAFPGA_Device_FamiliesFPGA-CPLDxilinx赛灵思
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