适用于Vivado 2016.1和更新工具版本的IEEE 802.3 50G RS-FEC核心的IP版本说明和已知问题-Xilinx-AMD社区-FPGA CPLD-ChipDebug

适用于Vivado 2016.1和更新工具版本的IEEE 802.3 50G RS-FEC核心的IP版本说明和已知问题

描述

此答复记录包含IEEE 802.3 50G RS-FEC IP核的发行说明和已知问题,包括以下内容:

  • 一般信息
  • 已知和已解决的问题
  • 修订记录

本发行说明和已知问题答复记录适用于Vivado 2016.1和更新工具版本中生成的核心。

IEEE 802.3 50G RS-FEC IP核心页面:

https://www.xilinx.com/products/intellectual-property/ef-di-50g-rs-fec.html

一般信息

支持的器件可在以下三个位置找到:

有关所有版本的新功能和添加的器件支持列表,请参阅Vivado中核心可用的更改日志文件。

版本表

此表将核心版本与包含它的第一个Vivado设计工具发行版本相关联。

核心版本 Vivado工具版
v1.0(Rev。8) 2018.1
v1.0(Rev。7) 2017.4
v1.0(Rev。6) 2017.3
v1.0(Rev。5) 2017.2
v1.0(Rev.4) 2017.1
v1.0(Rev。3) 2016.4
v1.0(Rev。2) 2016.3
v1.0(Rev。1) 2016.2
V1.0 2016.1


一般指导

下表提供了使用LogiCORE IEEE RS FEC IP内核时的一般指导的答案记录。

答案记录 标题
(Xilinx答复55248) Vivado时序和IP约束


已知和已解决的问题

下表提供了IEEE 802.3 50G RS-FEC LogiCORE IP内核的已知问题,从v1.0开始,最初在Vivado 2016.1工具中发布。

注意: “找到的版本”列列出了首次发现问题的版本。

问题可能也存在于早期版本中,但尚未执行特定测试来验证早期版本。

答案记录 标题 找到版本 版本已解决
(Xilinx答复70941) 示例在Windows上生成时,设计对齐标记不正确 V1.0 见AR
(Xilinx答案70060) 运行混合模式(VHDL和Verilog)仿真时出现致命仿真错误 V1.0 v1.0(Rev。8)
(Xilinx答复67992) Kintex或Zynq UltraScale + -2LV器件不支持RS-FEC v1.0(Rev。2) v1.0(Rev。3)


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