如何检查时序约束的覆盖范围?-Lattice-莱迪斯社区-FPGA CPLD-ChipDebug

如何检查时序约束的覆盖范围?

您可以查看时间报告的结束(* .twr文件)

时间摘要(设置或保持):

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时间错误:0得分:0

累积负面松弛:0

约束包括1426538个路径,208个网络和170943个连接(覆盖率为89.4%)

这里,89.4%是时序约束所涵盖的连接的百分比。

覆盖范围是约束所涵盖的路径上的指示。。它还告诉您,有10.6%的路径未被覆盖。。您可能需要至少重复一次无约束路径,以确保您没有遗漏任何重要的设计约束。

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