Zynq-7000 SoC  – 可能在其主控配置模式下的SPI控制器MISO线上观察到毛刺-Xilinx-AMD社区-FPGA CPLD-ChipDebug

Zynq-7000 SoC – 可能在其主控配置模式下的SPI控制器MISO线上观察到毛刺

描述

当SPI在主模式下配置且数据传输完成后,MISO线上可能会出现一个小故障:

控制MISO的3态缓冲器的OE信号进入输出模式而不是导致该毛刺的输入。

影响:微不足道,不影响功能。

解决方法:设置slcr.MIO_PIN_xx {TRI_ENABLE} = 1,将强制始终输入MISO线,并且不会观察到毛刺。

受影响的配置: SPI控制器在主模式下配置。

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