描述
本答复记录应与UG1192“用于英特尔FPGA和SoC用户的Xilinx设计流程”结合使用
http://www.xilinx.com/support/documentation/sw_manuals/ug1192-xilinx-design-for-intel.pdf
解
按照以下说明将Altera .HEX文件转换为Xilinx .COE进行RAM初始化:
Altera的内存初始化HEX文件是标准的Intel HEX文件,其格式如下:
![图片[1]-Altera到Xilinx存储器初始化文件(HEX到COE)转换-Xilinx-AMD社区-FPGA CPLD-ChipDebug](/upfiles/66015-1_201511200220481631.jpg)
此示例Altera HEX初始化文件用于36位x 1024内存。请注意,下面有1024个条目。
![图片[2]-Altera到Xilinx存储器初始化文件(HEX到COE)转换-Xilinx-AMD社区-FPGA CPLD-ChipDebug](/upfiles/66015-2_201511200221179933.jpg)
使用文本编辑器列选择DATA(绿色文本),复制并粘贴到新文件:
![图片[3]-Altera到Xilinx存储器初始化文件(HEX到COE)转换-Xilinx-AMD社区-FPGA CPLD-ChipDebug](/upfiles/66015-3_201511200222039184.jpg)
![图片[4]-Altera到Xilinx存储器初始化文件(HEX到COE)转换-Xilinx-AMD社区-FPGA CPLD-ChipDebug](/upfiles/66015-4_201511200223003755.jpg)
现在将此文件另存为COE文件。然后执行另一个列选择(最后一个十六进制数字)并放置一个逗号:
![图片[5]-Altera到Xilinx存储器初始化文件(HEX到COE)转换-Xilinx-AMD社区-FPGA CPLD-ChipDebug](/upfiles/66015-5_201511200224089741.jpg)
![图片[6]-Altera到Xilinx存储器初始化文件(HEX到COE)转换-Xilinx-AMD社区-FPGA CPLD-ChipDebug](/upfiles/66015-6_201511200227563537.jpg)
通过行连接所有1024行将所有十六进制值组合到一行,并删除最后一个浮动逗号。
![图片[7]-Altera到Xilinx存储器初始化文件(HEX到COE)转换-Xilinx-AMD社区-FPGA CPLD-ChipDebug](/upfiles/66015-7_201511200228434021.jpg)
添加以下行以完成:
![图片[8]-Altera到Xilinx存储器初始化文件(HEX到COE)转换-Xilinx-AMD社区-FPGA CPLD-ChipDebug](/upfiles/66015-8_201511200229056216.jpg)
现在这是将提供给Vivado IP Catalog以初始化Block RAM内存的COE文件。
创建一个Tcl脚本来执行上述步骤会相对简单。
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