LogiCORE IP视频处理子系统v1.0  – 示例设计无法满足IP内部的时序-Xilinx-AMD社区-FPGA CPLD-ChipDebug

LogiCORE IP视频处理子系统v1.0 – 示例设计无法满足IP内部的时序

描述

我正在尝试使用视频处理子系统IP附带的示例设计,但我收到时序错误(以及相关的严重警告):

Slack(VIOLATED): – 0.105ns(所需时间 – 到达时间)

来源:design_synth_i / v_proc_ss_0 / inst / v_hscaler / inst / v_hscaler_AXIvideo2MultiPixStream86_U0 / j_i_i_reg_280_reg [1] / C

严重警告:[时序38-282]设计未能满足时序要求。有关时间违规的详细信息,请参阅时序摘要报告。

这是2015.3版本中的已知问题,将在未来版本中解决。

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