JESD204 v6.2  – 在使用寄存器中修改通道时,Rx内核输出0s-Xilinx-AMD社区-FPGA CPLD-ChipDebug

JESD204 v6.2 – 在使用寄存器中修改通道时,Rx内核输出0s

描述

当JESD204 v6.2使用中的寄存器寄存器(0x28)从其默认值修改时,它会使所有通道的输出数据绑定为0,并使有效数据保持低电平。

将于2015年发布补丁,该问题将在Vivado 2015.4中修复。

请注意,如果未对此寄存器进行修改,则IP将按预期工作,并且不需要使用该修补程序。

有关其他JESD已知问题,请参阅( Xilinx答复61911)

如果您对补丁有进一步的咨询,可以联系Xilinx技术支持:

http://www.xilinx.com/support/service-portal.html

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