我画的LATTICE ECP5的板子，DDR3部分不能正常工作，求助！-Lattice-莱迪斯社区-FPGA CPLD-ChipDebug
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    • wuzhihua2的头像-ChipDebugwuzhihua2等级-LV1-ChipDebug0

      看你原理图中这两个用于DDR专用PLL的晶振的电源是3.3V的，而DDR的电源是1.5V的，会造成电流灌入。

      LATTICE ECP5的板子，DDR3部分不能正常工作的原因

      6年前
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