描述
找到版本 ：MIG UltraScale v7.1
版本已解决 ：请参阅（Xilinx答复58435）
MIG UltraScale DDR4 / DDR3 IP不支持SDRAM突发排序，因此控制器会忽略app_addr的三个LSB。
以下是PG150：
“请注意，app_addr的三个LSB映射到对应于SDRAM突发排序的列地址LSB。控制器不支持突发排序，因此忽略这些低位，使有效最小值app_addr步长为hex 8 ..”
但是，内存控制器仅忽略app_addr [1：0]，并且app_addr [2]将传递到PHY接口上发送的列地址。
如果用户发送的读命令不在偶数0x8边界上，则可能会在不知不觉中发生突发排序，并且读取数据将无序返回，从而触发数据错误。
解
如PG150中所述，UltraScale中的有效最小app_addr步长为0x8。
如果将逻辑设计为仅访问偶数0x8边界上的内存位置，则不会出现任何问题。
在将来的IP版本中将正确忽略App_addr [2]。
修订历史 ：
2015/11/11 – 初步发布
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