描述
找到版本 ：v2.0
已解决的版本和其他已知问题 ：请参阅（Xilinx答复6189
链路运行时，Phy状态寄存器中的Link Up位（位[11]）不会置位。
解
链接信号连接到错误的位顺序，位[9]而不是位[11]。
这将在下一版本的核心版本中得到纠正。
注意 ：“找到版本”是指首次发现问题的版本。
早期版本中也可能存在该问题，但尚未执行特定测试来验证早期版本。
修订历史 ：
2015年10月10日 – 初步发布
![用于PCI Express Gen3子系统v2.0的AXI桥接器（Vivado 2015.3） – 未断言Phy状态寄存器中的链路位（位[11]）-Xilinx-AMD社区-FPGA CPLD-ChipDebug](https://chipdebug.com/wp-content/uploads/2022/08/a681252a5f223945.png)
找到版本 ：v2.0
已解决的版本和其他已知问题 ：请参阅（Xilinx答复6189
链路运行时，Phy状态寄存器中的Link Up位（位[11]）不会置位。
链接信号连接到错误的位顺序，位[9]而不是位[11]。
这将在下一版本的核心版本中得到纠正。
注意 ：“找到版本”是指首次发现问题的版本。
早期版本中也可能存在该问题，但尚未执行特定测试来验证早期版本。
修订历史 ：
2015年10月10日 – 初步发布
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