描述
有没有与Power System Resonance有关的文件？
如何识别和减少FPGA设计产生的噪声？
解
由于管芯/封装电阻，电容和电感，电源轨谐振是所有半导体器件的固有特性。
每个电源轨将以由这些参数确定的频率谐振。最佳系统设计避免了在谐振频率处或附近的操作，以减少电源分配网络上的AC摆动。
共振的影响
当电路以其谐振频率工作时，阻抗达到最大值，这限制了电路负载可以接受的电流程。
在FPGA的情况下，电路是数千或数百万个逻辑元件的组合，缺乏电流会导致电压电平低于规格，这可能导致：
- 抖动问题可能导致时钟问题
- 增加了可能妨碍时序的逻辑延迟
- 功能失败
在共振或接近共振下操作也可使电路对负载的任何增加特别敏感。
负载的增加将导致电流消耗的增加，这将使电路的电流更加匮乏，从而对电源电压造成更大的压力，这将进一步加剧抖动和时序余量。
图1显示了几个7系列FPGA上VCCINT谐振频率的示例图。在谐振频率下，管芯电路的阻抗达到最大值。
在谐振下操作提供最小量的余量，以便将电源轨保持在规格内。建议在谐振频率加或减20％时最小化操作，以确保最佳性能。
图1：谐振VCCINT频率示例
7系列器件具有~20至85MHz的谐振频率范围（所有管芯/封装组合）。根据需要，可以直接从Xilinx请求特定的谐振频率数据。
应避免在器件特定谐振频率（+/- 20％）下以高切换率（> 25％）操作大量逻辑（> 50％的器件）。
如果无法避免在器件特定的谐振频率（+/- 20％）下工作，可以使用以下方法来减轻谐振的影响：
减轻共振的影响
避免谐振频率操作的最佳方法是在设计的初始规划阶段围绕它进行规划。在初始设计阶段之后，还可以采取其他步骤来减少共振的影响。
优化时钟拓扑 ：
保持路径短路和闭合可以减少由于谐振操作（抖动，时序余量）而加剧的延迟。
为获得最佳效果：
- MMCM或PLL必须与输入缓冲区中的直接连接输入在同一个存储区中
- MMCM和PLL不应该级联
- BUFG不应该级联
将时钟域拆分为多个阶段 ：
请参阅图2和以下示例以说明其工作原理：
示例：将大约一半的干扰源逻辑，BRAM和DSP置于0，将一半置于180。
- 将同步切换事件的数量减少50％
- 将有效切换速率按频率增加2倍
- 较高频率的开关在较低阻抗下击中阻抗曲线
- 这是双重好处
- 阻抗从f0 = 77.76MHz处的m0下降到2 * f1 = 155.52MHz处的m2
- 开关元件数量下降50％
图2：通过将时钟分成多个阶段来减轻共振
结论
了解共振频率和围绕其设计和/或减轻它们的影响可以帮助确保稳健，功能性和最终成功的设计。
没有回复内容