Vivado Logic Debug  – 错误抱怨打开综合设计时设计中有多个调试集线器-Xilinx-AMD社区-FPGA CPLD-ChipDebug

Vivado Logic Debug – 错误抱怨打开综合设计时设计中有多个调试集线器

描述

当我打开综合设计时,我看到以下错误:

[Common 17-70]应用程序异常:此设计包含多个调试集线器,必须重新综合;它无法升级以使用最新的调试集线器核心。

重新运行综合没有帮助。

如果我在块设计上禁用OOC综合,则不会出现错误。

您可以通过执行以下操作解决此问题:

  1. 在这种情况下不要使用OOC模块
  2. 从OOC模块中删除MIG IP并直接在顶层实例化两个所需的MIG,将它们连接到两个实例化的OOC模块
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