CPRI v6.1 – Virtex-6附加管道延迟数差异（PG056）

描述

CPRI产品指南（v6.1）与附加管道延迟有关。

使用第149页上需要添加的寄存器计算4915.2Mb / s数据速率的延迟会产生5个Clk周期的额外延迟。

但是，第150页的描述提到在Virtex-6，Virtex-7和Kintex-7器件中，对于支持4915.2 Mb / s或6144.0 Mb / s线路速率的配置，有8个CLK周期的额外延迟。

解

这种差异是由于错误描述延迟未达到4915.2Mb / s的线路速率造成的。

第149页上的描述需要修改如下，以表明需要考虑4915.2Mb / s及以上的线速度而不是4915.2Mb / s以上的线速率。

• 一个CLK周期用于将发送数据计入收发器的周期。
• 在支持4915.2 Mb / s及以上线路速率的内核以及所有基于Artix-7 FPGA的内核中，一个CLK周期通过发送多路复用器为数据提供时钟。
• 一个RXRECCLK周期（Virtex-5 LXT / SXT和Artix-7器件）或一个CLK周期（Virtex-5FXT / TXT，Virtex-6，Virtex-7和Kintex-7器件）用于延迟收发器的输出进入CDC FIFO。
  在支持4915.2 Mb / s及以上线路速率的内核中，Artix-7器件中还有一个额外的CLK周期或RXRECCLK周期，用于为收发器提供数据时钟。
• 一个CLK周期用于将数据计时到CDC FIFO之外。
• 在支持4915.2 Mb / s及以上线路速率的内核中，在Artix-7器件中有一个CLK周期或RXRECCLK周期，用于通过解扰器为数据提供时钟。
• 两个CLK周期用于R21粗调定时器的控制路径中的延迟。
• （仅限Virtex-5 LXT / SXT器件）三个RXRECCLK周期，用于将1字节转换为2字节的延迟。
• （仅限Artix-7器件）三个RXRECCLK周期用于从2个字节转换为4个字节的延迟。