用于PCIe Gen3的AXI桥接器（Vivado 2015.2） – TSK_TX_MEMORY_WRITE_32使用不正确的tkeep值

描述

发现版本 ：v1.1（Rev1）

已解决的版本和其他已知问题 ：请参阅（Xilinx答复61898）

用于PCIe Gen3示例设计的AXI桥中的根端口（RP）模型不能正确发送存储器写请求数据包，因为RP设置为地址对齐模式，并且s_axis_rq_tkeep的值是固定的。

解

这是一个已知的问题，需要在核心的下一个版本中修复。

请修改“pcie_exp_usrapp_tx.v”，如下所示，以解决当前版本中的问题。

在第1355行：

原版的：

1：开始len_i_c = len_i_c – 1;结束// D0 ———
2：开始len_i_c = len_i_c – 2;结束// D0-D1 ——–
3：开始len_i_c = len_i_c – 3;结束// D0-D1-D2 ——-
4：开始len_i_c = len_i_c – 4;结束// D0-D1-D2-D3 ——
5：开始len_i_c = len_i_c – 5;结束// D0-D1-D2-D3-D4 —–
6：开始len_i_c = len_i_c – 6;结束// D0-D1-D2-D3-D4-D5–
7：开始len_i_c = len_i_c – 7;结束// D0-D1-D2-D3-D4-D5-D6
0：开始len_i_c = len_i_c – 8;结束// D0-D1-D2-D3-D4-D5-D6-D7 —-

更改为以下内容：

1：开始len_i_c = len_i_c – 1; s_axis_rq_tkeep <=＃（Tcq）8’h01;结束// D0 ———
2：开始len_i_c = len_i_c – 2; s_axis_rq_tkeep <=＃（Tcq）8’h03;结束// D0-D1 ——–
3：开始len_i_c = len_i_c – 3; s_axis_rq_tkeep <=＃（Tcq）8’h07;结束// D0-D1-D2 ——-
4：开始len_i_c = len_i_c – 4; s_axis_rq_tkeep <=＃（Tcq）8’h0F;结束// D0-D1-D2-D3 ——
5：开始len_i_c = len_i_c – 5; s_axis_rq_tkeep <=＃（Tcq）8’h1F;结束// D0-D1-D2-D3-D4 —–
6：开始len_i_c = len_i_c – 6; s_axis_rq_tkeep <=＃（Tcq）8’h3F;结束// D0-D1-D2-D3-D4-D5–
7：开始len_i_c = len_i_c – 7; s_axis_rq_tkeep <=＃（Tcq）8’h7F;结束// D0-D1-D2-D3-D4-D5-D6
0：开始len_i_c = len_i_c – 8; s_axis_rq_tkeep <=＃（Tcq）8’hFF;结束// D0-D1-D2-D3-D4-D5-D6-D7 —-

在第1365行：

原版的：

len_i_c = len_i_c – 8;

更改为以下内容：

开始len_i_c = len_i_c – 8; s_axis_rq_tkeep <=＃（Tcq）8’hFF;结束

注意 ：“找到版本”是指首次发现问题的版本。

早期版本中也可能存在该问题，但尚未执行特定测试来验证早期版本。

修订历史 ：

2015年8月19日 – 初步发布