AXI以太网v3.01 – 核心NCF中产生的时钟域交叉约束可能导致整个芯片的时序分析被工具忽略

描述

使用XPS中的AXI以太网v3.01 IP，将在核心UCF中自动生成以下约束：

TIMESPEC“TS_axi_ethernet_0_AXI4LITE_CLK_2_GTX_CLK”=从“axi4lite_clk”到“clk_gtx”8000 ps DATAPATHONLY;

TIMESPEC“TS_axi_ethernet_0_GTX_CLK_2_AXI4LITE_CLK”=从“clk_gtx”到“axi4lite_clk”10000 PS DATAPATHONLY;

如果我将AXI4Lite和GTX_CLK从外部连接到相同的时钟源（sys_clk），则该工具无法识别此情况，导致所有sys_clk路径都被DATAPATHONLY timespec分析。

请参阅时序报告中的以下示例：

时序约束：TS_axi_ethernet_0_GTX_CLK_2_AXI4LITE_CLK = MAXDELAY FROM

TIMEGRP“clk_gtx”TO TIMEGRP“axi4lite_clk”10 ns DATAPATHONLY;

分析了520064个路径，分析了28829个端点，0个端点失败

如下图所示，IP约束包括DATAPATHONLY timespec，用于约束clk1和clk2之间的CDC定时路径。

我已将IP clk1和clk2连接到相同的顶级时钟（sys_clk）。

因此，DATAPATHONLY timespec将应用于整个sys_clk域。

reg1-to-reg2路径受DATAPATHONLY timespec约束，而不受sys_clk时钟约束的约束。

解

要避免此问题，请按照以下步骤操作：

1）运行综合设计。

2）综合完成后，在生成的ncf文件mb_0_framework_axi_ethernet_0_wrapper.ncf中注释掉以下约束：

#TIMESPEC“TS_axi_ethernet_0_AXI4LITE_CLK_2_GTX_CLK”=从“axi4lite_clk”到“clk_gtx”8000 ps DATAPATHONLY;

#TIMESPEC“TS_axi_ethernet_0_GTX_CLK_2_AXI4LITE_CLK”=从“clk_gtx”到“axi4lite_clk”10000 PS DATAPATHONLY;

3）继续运行实施。