用于PCI Express Gen3的AXI桥接器(Vivado 2015.2) –  AXI主/从器件优异的读/写事务限制-Xilinx-AMD社区-FPGA CPLD-ChipDebug

用于PCI Express Gen3的AXI桥接器(Vivado 2015.2) – AXI主/从器件优异的读/写事务限制

描述

发现版本 :v1.1(Rev1)

已解决的版本和其他已知问题 :请参阅(Xilinx答复61898)

在Vivado 2015.2中,用于PCI Express Gen3核心配置GUI的AXI桥接器将“AXI主/从未完成写入/读取事务”选项变为灰色并固定为“8”。

不支持“8”以外的值。

用于PCIe IP的DMA /桥接子系统(对于UltraScale +器件,请参阅(PG195) )允许最大未完成的事务设置高于8(最多32)。

注意 :“找到版本”是指首次发现问题的版本。

问题可能也存在于早期版本中,但尚未执行特定测试来验证早期版本。

修订历史

06/24/2015 – 初步发布

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