2015.1部分重配置(PR) –  PR DRC不捕获与静态或其他pblock重叠的可重配置模块pblock-Xilinx-AMD社区-FPGA CPLD-ChipDebug

2015.1部分重配置(PR) – PR DRC不捕获与静态或其他pblock重叠的可重配置模块pblock

描述

在PR设计中,可重配置模块(RM)pblock与静态(或其他)pblock重叠,但没有PR DRC报告它并向用户指示如何解决该问题。

从Vivado 2015.3开始,将添加DRC HDPR-66以解决问题。

示例错误消息:

图片[1]-2015.1部分重配置(PR) –  PR DRC不捕获与静态或其他pblock重叠的可重配置模块pblock-Xilinx-AMD社区-FPGA CPLD-ChipDebug错误:[DRC 23-20]规则违规(HDPR-66)可重新配置的Pblock不得与其他pblock重叠。 – HD.RECONFIGURABLE Pblock’pblock_rm_XX’和Pblock’XX’重叠。
请重新布局Pblock以确保可重新配置的pblock与其他rm或静态pblock没有重叠。

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