SRIO Gen2 v3.2:soft_reset连接到GND-Xilinx-AMD社区-FPGA CPLD-ChipDebug

SRIO Gen2 v3.2:soft_reset连接到GND

描述

在顶级srio_gt_wrapper文件中,信号soft_reset_in连接到地。

以下RTL可用于解决此问题:

//下面的代码将gt_pcs_rst与drp_clk同步,后者由RX / TX复位FSM使用
reg [3:0] soft_reset_in_sync_srl;
wire soft_reset_in_sync;
// ———————————————— –
总是@(posedge drpclk或posedge gt_pcs_rst)开始
if(gt_pcs_rst)开始
soft_reset_in_sync_srl <= 4’b1111;
结束其他开始
soft_reset_in_sync_srl <= {soft_reset_in_sync_srl [2:0],1’b0};
结束
结束
// ———————————————— –
assign soft_reset_in_sync = soft_reset_in_sync_srl [3];

您还需要更新以下代码行:

.soft_reset_in(soft_reset_in_sync),//之前它已连接到gnd

对于v3.3版本的核心,顶级SRIO GT包装器中存在相同的更新。

AR针对Kintex-7,Virtex-7,Virtex-7 GTH和Artix-7 GTP器件。

UltraScale器件不需要此更新。

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