![2015.1 Vivado – 如何调试错误：“ERROR：[Drc 23-20]规则违规（BIVC-1）Bank IO standard Vcc – bank 15中的Vcc电压冲突。”？-Xilinx-AMD社区-FPGA CPLD-ChipDebug](https://chipdebug.com/wp-content/uploads/2022/08/a681252a5f223945.png)
2015.1 Vivado – 如何调试错误：“ERROR：[Drc 23-20]规则违规（BIVC-1）Bank IO standard Vcc – bank 15中的Vcc电压冲突。”？
描述
我的设计因place_design中的以下错误而失败：
错误：[放置30-743] IO /时钟放置器无法集中放置所有IO和时钟实例。这可能是由于约束文件中指定的设计要求或用户约束，例如IO标准，bank / voltage / DCI / VREF规范，以及用于实现的部件和封装。如有任何可能的冲突，请检查以上内容。
错误：[Drc 23-20]规则违规（BIVC-1）Bank IO standard Vcc – bank 15中的Vcc电压冲突。例如，该bank中的以下两个端口存在冲突的VCCO：
sys_rst（LVCMOS33，要求VCCO = 3.300）和sys_clk_p（LVDS_25，要求VCCO = 2.500）
…
错误：[Vivado_Tcl 4-23]在DRC期间发现错误。 Placer没有运行。
我该如何调试此问题？
解
BIVC-1错误消息表明一个库中存在冲突的IOSTANDARD。
这些IOSTANDARD需要不同的VCCO。
以下调试步骤可用于分析指示的冲突：
- 打开综合设计。
- 检查I / O端口窗口中的端口以检查IOSTANDARD，Bank分配和其他相关属性。
- 有关IOSTANDARD冲突的详细信息，请查看器件SelectIO资源用户指南（例如，（UG471）的7系列器件）。
对于此设计，sys_rst为LVCMOS33，要求VCCO = 3.3v，sys_clk_p为LVDS_25输入。
根据（UG471），如果LVDS_25输入需要使用2.5v以外的VCCO，则其DIFF_TERM属性应为false。
通过在Tcl控制台中运行以下命令，可以发现sys_clk_p的DIFF_TERM为1：
get_property DIFF_TERM [get_ports sys_clk_p]
通过将sys_clk_p的DIFF_TERM属性设置为false可以解决此问题，如以下示例所示：
set_property DIFF_TERM false [get_ports sys_clk_p]
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