2014.4.1 Vivado部分重配置 – 可重配置模块支持静态逻辑的无负载时钟-Xilinx-AMD社区-FPGA CPLD-ChipDebug

2014.4.1 Vivado部分重配置 – 可重配置模块支持静态逻辑的无负载时钟

描述

HDPR-39提到全局时钟网在可重配置模块(RM)内必须至少有1个翻转负载,它仍然有效吗?

示例DRC错误:

错误:[Drc 23-20]规则违规(HDPR-39)可重配置单元内没有时钟负载 – 可重配置单元’XX’的输入端口’clk_XX’由时钟驱动器驱动,但它没有翻转负载。全局时钟网在可重配置模块内必须至少有1个翻转负载

应支持以下方案:

可重配置分区(RP)具有2个RM:RM1和RM2。

在RM1中,仅使用clk1且clk2无负载。

在RM2中,仅使用clk2且clk1无负载。

因此HDPR-39 DRC无效,现在它对所有器件都禁用。

在Vivado中,RM中的无负载时钟可以正确路由。

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