2014.2部分重配置 – 时钟利用率报告不报告部分重配置(PR)区域中的保留时钟-Xilinx-AMD社区-FPGA CPLD-ChipDebug

2014.2部分重配置 – 时钟利用率报告不报告部分重配置(PR)区域中的保留时钟

描述

在PR设计运行report_clock_utilization后,我得到利用时钟的报告, ,没有PR区域的保留时钟

在测试设计的时钟利用率报告中,X1Y10仅报告了7个时钟。

在place_design期间,我得到以下错误,抱怨时钟区X1Y10中使用了太多时钟:

错误:[放置30-695]时钟区域包含可重配置模块(RM)。可重配置模块需要为RM使用的所有时钟区域保留时钟资源。这些时钟预留将影响设计其余部分可用的时钟资源数量,并可能导致时钟拥塞或过度使用。时钟区X1Y10的总时钟容量为12.使用13个时钟:保留10个RM时钟,以及3个非RM时钟。在10个RM预留时钟中,有4个在该区域内有效。

错误:[放置30-410]全局时钟放置器将13个时钟放入时钟区域X1Y10,每个时钟区域只能有12个时钟。尝试将所需的1个时钟移入其他时钟区域失败。这可能是由于以下原因:请在PR设计的每个区域添加有关保留时钟的信息,以使用户能够更好地调试上述错误(如果发生)。

可以增强report_clock_utilization以包含保留时钟吗?

在Vivado 2015.1中,即使在时钟区域没有负载,也可以报告PR区域中的保留时钟。

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