描述
在设计中实例化组件时，仿真器必须引用描述组件功能的库，以确保正确仿真。
Xilinx库根据模型的功能分为几类。
您必须根据仿真点指定不同的仿真库。
本文将更详细地介绍SIMPRIM库。
解
SIMPRIM库用于仿真综合或实现后生成的时序仿真网表。
注意 ：仅在Verilog中支持时序仿真。
没有SIMDLIM库的VHDL版本。
Verilog SIMPRIM库
Verilog SIMPRIMS库使用与UNISIM相同的源，并添加了用于计时注释的指定块。
Verilog UNISIM库位于<Vivado_Install_Dir> / data / verilog / src / unisims 。
SIMPRIMS_VER是Verilog物理SIMPRIM映射到的逻辑库名称。
要指定Verilog SIMPRIM库，请使用正确的仿真器命令行开关指向预编译的库，例如：
-L simprims_ver
如果您是VHDL用户，您可以运行后期综合和后期实现功能仿真（在这种情况下，不需要标准默认格式（SDF）注释，仿真网表使用UNISIM库），或通过写出a来运行时序仿真Verilog仿真网表来自设计。
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