2015.1 Vivado UltraScale部分重配置 – 静态区域中的BUFG能否驱动可重配置模块中的BUFG负载

描述

在针对UltraScale器件的部分重配置设计中，静态区域中的BUFG可以在可重配置模块中驱动BUFG加载（BUFGCE，BUFG_GT或BUFGCTRL）吗？

解

这种联系现在是非法的。

从Vivado 2015.1开始，添加DRC HDPR59以避免这种拓扑结构：

规则违规（HDPR-59）在PR边界时钟网上发现非法时钟负载”。不允许静态时钟网络驱动BUFGCE，BUFG_GT或BUFGCTRL类型的可重配置区域内的负载。删除PR区域内的系列缓冲区以更正此问题。