JESD204 v6.1(PG066)产品指南 – 表2-14和表2-15包含拼写错误-Xilinx-AMD社区-FPGA CPLD-ChipDebug

JESD204 v6.1(PG066)产品指南 – 表2-14和表2-15包含拼写错误

描述

JESD204产品指南 (PG066),v6.1列出了7系列(表2-14)和UltraScale(2-15)器件的可选收发器调试端口。

时钟域也列在这些表中。

两个信号(gt_rxlpmen和gt_txdiffctrl)没有列出正确的时钟域。

表2-14和2-15中的以下信号列为与内核时钟同步(rx_core_clk或tx_core_clk):

这些信号是内核的异步输入,与核心时钟不同步,如(PG066)v6.1所示。

表2-14和2-15应如下所示:

这已在(PG066)v7.0中得到纠正。

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