Vivado IP Integrator  – 严重警告:[BD 41-1660]复位引脚/ axi_interconnect_0 / S00_ARESETN(相关时钟/ axi_interconnect_0 / S00_ACLK)连接到异步复位源/ ARESETN。这可以防止设计满足时间要求-Xilinx-AMD社区-FPGA CPLD-ChipDebug

Vivado IP Integrator – 严重警告:[BD 41-1660]复位引脚/ axi_interconnect_0 / S00_ARESETN(相关时钟/ axi_interconnect_0 / S00_ACLK)连接到异步复位源/ ARESETN。这可以防止设计满足时间要求

描述

以下严重警告的含义是什么?

我该如何解决?

严重警告:[BD 41-1660]复位引脚/ axi_interconnect_0 / S00_ARESETN(相关时钟/ axi_interconnect_0 / S00_ACLK)连接到异步复位源/ ARESETN。
这可能会妨碍设计满足时间要求。请更新外部时钟源/ M_AXI_GP0_ACLK的“关联复位”配置参数,以包括复位源名称ARESETN。

此警告表明块设计中使用的外部复位与使用它的接口的时钟无关。

换句话说,必须告知块设计复位与哪个时钟同步。

要将复位与时钟相关联,应将时钟接口的ASSOCIATED_RESET参数设置为外部复位名称。

这可以通过双击时钟接口端口并设置Associated Reset参数在GUI中执行。

其他重置可以由冒号分隔。

例如,要通过Tcl执行更改以使复位接口ARESETN与时钟接口M_AXI_GP0_ACLK相关,可以使用以下命令:

 set_property CONFIG.ASSOCIATED_RESET ARESETN [get_bd_ports M_AXI_GP0_ACLK] 
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