我的UltraScale GTY线路速率违反了数据手册表58中的最小值-Xilinx-AMD社区-FPGA CPLD-ChipDebug

我的UltraScale GTY线路速率违反了数据手册表58中的最小值

描述

GTY数据表(DS893)的表58显示了给定输出分频器的线速率。

该表经常被误解为较低的线路费率。

例如,如果设计的线速率为1.25 Gbps,则TXOUT_DIV设置为8。

该表显示此设置的最小线路速率为2.45 Gbps。

要理解的关键是输出分频器不仅仅是TX / RXOUT_DIV。

它是TX / RXOUTDIV QPLLxCLKOUT_RATE的组合。

因此,在上面的示例中,TXOUT_DIV设置为8,但QPLL0CLKOUT_RATE设置为HALF。

该组合使总输出分频16处于适当的范围内。

输出分频器的最小值为1625。

qpll输出分频器显示在下面的橙色框中。

线速率低于16 Gbps的所有GTY设计通常将QPLL0CLKOUT_RATE设置为HALF。

表58将在数据表的未来版本中阐明。

QPLLDIVIDE.JPG

请登录后发表评论

    没有回复内容