如何使用Vivado Simulator运行时序仿真？-Xilinx-AMD社区-FPGA CPLD-ChipDebug

如何使用Vivado Simulator运行时序仿真？-Xilinx-AMD社区-FPGA CPLD-ChipDebug

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- chipdebug超级版主0
  解
  Vivado IDE ：
  在Vivado项目中，运行Synthesis或Implementation。
  如有必要，请指定Vivado Simulator Simulation设置。
  从Flow Navigator中选择
  运行仿真>运行后综合时序仿真
  要么
  运行仿真>运行后实施时序仿真 。
  只有在成功运行综合或实施时，该选项才可用。
  
  从命令行运行 ：
  为设计生成Verilog时序仿真网表。
  
  示例：
  
  open_checkpoint top.dcp
  write_verilog -mode timesim -sdf_anno true top_timesim.v
  2.生成SDF延迟文件，并注释所有时序延迟。
  示例：
  write_sdf top_timesim.sdf
  3.解析单个文件或项目文件，通过适当地注释SDF文件来详细说明并生成快照，然后进行仿真。
  
  Vivado仿真器模型使用互连延迟。
  
  因此，正确的时序仿真需要额外的开关，如下所示：
  
  -transport_int_delays -pulse_r 0 -pulse_int_r 0
  示例：
  xvlog top_timesim.v
  xvlog testbench.v
  xvlog $ XILINX_VIVADO / data / verilog / src / glbl.v
  xelab -debug典型-maxdelay -L secureip -L simprims_ver -transport_int_delays -pulse_r 0 -pulse_int_r 0 testbench glbl -s top_timesim
  xsim top_timesim -gui
  
  有关使用Vivado Simulator和命令行选项的更多信息，请参阅（UG900） Vivado Design Suite用户指南：逻辑仿真 。
  
  http://www.xilinx.com/support/documentation/sw_manuals/xilinx2015_1/ug900-vivado-logic-simulation.pdf
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