仿真 – 如何使用Vivado仿真器运行功能仿真？

描述

您可以在综合或实施后执行功能仿真。

它允许您确保综合或实现的设计满足功能要求并按预期运行。

本文介绍了使用Vivado Simulator运行功能仿真的两种方法：从Vivado IDE和命令行。

解

Vivado IDE ：

1. 在您的Vivado项目中，运行综合或实施。
2. 如有必要，请指定Vivado Simulator Simulation设置。
3. 从Flow Navigator中选择
   运行仿真>运行后综合功能仿真
   要么
   运行仿真>运行实施后功能仿真 。
   只有在成功运行综合或实施时，该选项才可用。

命令行：

1）生成功能仿真网表。

功能仿真网表是分层的折叠网表，它扩展到原始模块或实体级。层次结构的最低级别由基元组成。

以下Tcl命令采用综合或实现的设计数据库，并为整个设计编写单个网表。

例：

open_checkpoint top.dcp

write_verilog -mode funcsim top_funcsim.v（For Verilog）

write_vhdl -mode funcsim top_funcsim.vhd（对于VHDL）

警告 ：如果设计包含具有作为脱离上下文（OOC）模块生成的输出产品的IP模块，则在Synthesis post.tcl脚本中运行write_verilog命令将无法正常工作。

综合过程将无法访问这些OOC模块，并将其视为黑盒子。在这种情况下，正确的选项是打开综合设计（从项目级别加载设计），然后运行write_verilog。

2）在许多情况下，您可以使用与行为仿真相同的测试平台来执行更准确的仿真。

与行为仿真一样，要么解析单个文件，要么解析项目文件，详细说明并生成快照，然后进行仿真。

例：

xvlog top_funcsim.v

xvlog testbench.v

xvlog $ XILINX_VIVADO / data / verilog / src / glbl.v

xelab -debug典型-L secureip -L unisims_ver testbench glbl -s top_funcsim

xsim top_funcsim -gui

有关使用Vivado Simulator和命令行选项的更多信息，请参阅（UG900） Vivado Design Suite用户指南：逻辑仿真 。

http://www.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug900-vivado-logic-simulation.pdf