描述
寄存器传输级别（RTL）的行为仿真允许您在综合或实现工具进行任何转换之前仿真和验证您的设计。
通常执行它以验证代码语法，并确认代码按预期运行。
本文介绍了使用Vivado仿真器运行行为仿真的两种方法：从Vivado IDE和命令行。
解
Vivado IDE ：
- 创建一个Vivado RTL项目。
- 创建和添加仿真源。
- 如有必要，请指定Vivado Simulator Simulation设置。
- 从Flow Navigator中，选择Run Simulation> Run Behavioral Simulation
命令行：
- 使用xvhdl / xvlog命令解析设计文件。
- 使用xelab命令详细说明并生成设计快照。
- 使用xsim命令仿真设计快照。
例如：
xvlog file1.vxvhdl file2.vhdxvlog top.vxelab -debug典型的top -s top_simxsim top_sim -gui -t xsim_run.tcl
或者，您可以将HDL源放在项目文件（.prj）中，并解析项目文件。
例如：
xelab -prj tb_beh.prj -debug典型的top -s top_sim
xsim top_sim -gui -t xsim_run.tcl
在项目文件中使用以下语法：
verilog <work_library> <file_names> … [-d <macro>] … [ – i <include_path>] …vhdl <work_library> <file_name>sv <work_library> <file_name>
注意：
除非设计包含实例化的器件库组件，否则RTL仿真不是特定于体系结构的。
如果是，则需要在xelab命令中为每个搜索库指定-L开关。
此外，glbl模块需要与设计顶部一起编译和加载。
例如：
xvlog $ XILINX_VIVADO / data / verilog /src/glbl.v
xelab -debug典型-L secureip -L unisims_ver -L unimacro_ver top glbl -s top_sim
如果设计已经编译为完全不可调试以获得更快的性能（通过不指定-debug <options>或通过向xelab命令行指定“-debug off”），那么如果运行xsim -gui <snapshot>并尝试跟踪波形，波形窗口保持空白。
有关使用Vivado Simulator和命令行选项的更多信息，请参阅（UG900） Vivado Design Suite用户指南：逻辑仿真 。
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