为什么Vivado综合报告没有在我的设计中显示参数绑定信息？

描述

一些设计显示参数绑定信息：

INFO：[Synth 8-638]综合模块’mig_7series_v2_1_ddr_of_pre_fifo__parameterized0′[mig_7series_0_example / mig_7series_0_example.srcs / sources_1 / ip / mig_7series_0 / mig_7series_0 / user_design / rtl / phy / mig_7series_v2_1_ddr_of_pre_fifo.v:76]

参数TCQ绑定到：25 – 类型：整数

参数DEPTH绑定到：8 – 类型：整数

参数WIDTH绑定到：6 – 类型：整数

参数PTR_BITS绑定到：3 – 类型：整数

参数ALMOST_FULL_VALUE绑定到：3 – 类型：整数

信息：[Synth 8-256]完成综合模块’mig_7series_v2_1_ddr_of_pre_fifo__parameterized0’（34＃1）[mig_7series_0_example / mig_7series_0_example.srcs / sources_1 / ip / mig_7series_0 / mig_7series_0 / user_design / rtl / phy / mig_7series_v2_1_ddr_of_pre_fifo.v:76]

虽然一些具有相同代码的设计不会：

INFO：[Synth 8-638]综合模块’mig_7series_v2_1_ddr_of_pre_fifo__parameterized0′[verbose / p200_9232_nt40e3_4_top.srcs / sources_1 / ddr3_ctrl_1x64 / user_design / rtl / phy / mig_7series_v2_1_ddr_of_pre_fifo.v:76]

信息：[Synth 8-256]完成综合模块’mig_7series_v2_1_ddr_of_pre_fifo__parameterized0’（118＃1）[verbose / p200_9232_nt40e3_4_top.srcs / sources_1 / ddr3_ctrl_1x64 / user_design / rtl / phy / mig_7series_v2_1_ddr_of_pre_fifo.v:76]

为什么不总是显示参数绑定信息？

解

如果设计包含加密的IP内核，则综合将不会显示任何参数绑定信息。

如果要查看具有加密模块的设计的参数绑定值，则解决方法是使加密模块脱离上下文。