Vivado2014.2 FIR编译器7.1-分数速率FIR编译器7.1不接受对称系数-Xilinx-AMD社区-FPGA CPLD-ChipDebug

Vivado2014.2 FIR编译器7.1-分数速率FIR编译器7.1不接受对称系数

描述

FIR编译器7.1 Sysgen块集不允许对称系数,而IP目录已完全删除了该选项。

核心用户指南中此限制背后的原因是什么?

重现步骤:

过滤器类型:插值
费率更改类型:Fixed_Fractional
插值率值:5
抽取率值:4

量化:Integer_Coefficients
Coefficeint_Width:18
系数结构:选择对称。请注意,该设置将返回到Non_Symmetric

分数速率滤波器从未支持系数对称性。

这在产品指南/数据表的“显着限制”部分中有说明。

对于Vivado和Coregen中的分数速率滤波器,GUI始终将系数结构参数限制为“非对称”和“推断”,其中“推断”将仅导致非对称实现。

仍然可以向核心提供具有对称特性的系数向量,但不利用对称性。

“产品指南/数据表”部分“多相插补器利用对称对”解释了支持整数速率滤波器对称性所需的内容。

这不能扩展到分数速率变化,因为它不会在提供的每个输入样本中使用每个多相。

分数抽取可能会支持对称性,但它没有足够的优先级来将其添加到核心。

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