FIR编译器v7.2半带内插UltraScale中心抽头优化 – 多个并行路径配置的收敛舍入不正确。-Xilinx-AMD社区-FPGA CPLD-ChipDebug

FIR编译器v7.2半带内插UltraScale中心抽头优化 – 多个并行路径配置的收敛舍入不正确。

描述

对于使用半带内插配置的UltraScale设计,当使用会聚舍入(奇数或偶数)实现多个并行路径时,舍入输出可能不正确。

中点值不会正确舍入,并会引入+/- 1的错误。

解决方法:

  • 选择“Disable_Half_Band_Centre_Tap”优化。
    这将产生额外的DSP。
  • 每个FIR编译器实例实现一个并行路径。
  • 使用替代的舍入模式。
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