如果两个PAC-Designer异常命令同时触发哪个具有优先权?-Lattice-莱迪斯社区-FPGA CPLD-ChipDebug

如果两个PAC-Designer异常命令同时触发哪个具有优先权?

如果在LogiBuilder代码中创建多个异常并且它们同时触发,则无法预测哪个异常具有优先级。

在这一点上它变成了竞争条件。

不建议这样做,因为序列可能在不同设备或不同条件下有不同的反应。

相反,建议创建一个系统,在序列的不同部分中,不同的异常处于活动状态。。为此,请创建一些由序列控制的内部节点。。然后将这些内部节点合并为异常条件的一部分,以便在序列中一次只有一个异常条件处于活动状态。。这样只会执行活动异常条件,但活动异常可能会对序列的不同部分发生变化。
。请注意,在查看某个设计的ABEL代码时,异常情况可能会有一定的优先级。。但是,您确实需要检查拟合后的方程式,以了解该函数在设备中的实现方式。。即使某个设计似乎具有基于后拟合方程的优先级,也不能保证软件将编译并适合具有相同优先级的所有设计的逻辑。。具有更多逻辑的设计可能需要在一种情况下从相邻宏单元借用输入而不在另一种情况下借用输入,因此额外的门延迟变得重要并且可能影响表观优先级。。该软件不是为多个异常条件产生优先级而设计的,因此结果可能会有所不同。。如果您认为存在优先级,则可能导致设计在从一次编译运行到下一次编译运行时显得不稳定。。关于具有多个异常条件的所有设计将如何基于单个示例设计表现出来的结论是不明智的。

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