vivado 2014.2 Accumulator v12.0;在fabric和dsp48中实现时，累加器HDL网表仿真的行为不一样

描述

旁路（负载）输入相对于时钟使能（CE）的行为对于累加器的结构和DSP48实现是不同的。

在结构实现中，Bypass覆盖CE，因此即使CE为低，也可以加载累加器。

在DSP48实现中，CE覆盖旁路，因此CE必须为高才能加载累加器。

如果需要Bypass和CE，则无法在Fabric和DSP48实现之间无缝更改。

解

这是Accumulator v11.0和Accumulator v12.0的已知问题

受影响的核心版本： v11.0，v12.0
受影响的软件： Vivado，ISE，用于DSP的System Generator
受影响的仿真器：所有支持的仿真器

一种解决方法是在结构实现外部的AND旁路和时钟使能信号生成新的旁路信号，其行为方式与DSP48实现相同。

此变通办法的资源和时间影响可以忽略不计。

目前没有解决办法使DSP48实现旁路行为与结构实现相同。