描述
设计咨询答复记录是针对当前正在进行的设计重要且被选择包含在Xilinx警报通知系统中的问题创建的。
本设计咨询涵盖了Kintex UltraScale FPGA以及影响Kintex UltraScale FPGA设计的相关问题。
解
设计咨询于2017年6月19日提醒
2017年6月13日 | (Xilinx答复69152) | 设计咨询2017.1使用组件模式原语的Vivado双向逻辑问题的战术补丁(IOBUF使用IDDRE1,ISERDESE3,ODDRE1,OSERDESE3或FDCE / FDPE / FDRE / FDSE,IOB = TRUE) |
设计咨询于2017年4月17日提醒
2017年4月17日 | (Xilinx答复69034) | 针对7系列,UltraScale和UltraScale +的设计咨询,2016年之前Vivado的所有版本均未包含差分I / O标准的飞行时间延迟。 |
设计咨询于2017年4月10日提醒
2017年4月10日 | (Xilinx答案68832) | 使用Vivado 2016.4(及更早版本)进行UltraScale FPGA,UltraScale + FPGA和Zynq UltraScale + MPSoC eFUSE编程的设计咨询 |
设计咨询于2016年12月26日提醒
2016年12月26日 | (Xilinx答复68169) | 针对Kintex UltraScale FPGA和Virtex UltraScale FPGA的设计咨询 – 所有设计都需要新的最低生产速度规范版本(速度文件) |
设计咨询于2016年12月19日提醒
2016年12月19日 | (Xilinx答复67645) | 针对7系列和UltraScale架构FPGA配置回退和POST_CRC限制的设计咨询 |
设计咨询于2016年11月1日提醒
2016年11月1日 | (Xilinx答复68006) | Xilinx设计工具(Vivado,SDAccel,SDSoC)2016.1和2016.2的设计咨询write_bitstream – 多线程可能导致配置存储单元设置不正确 |
设计咨询于2015年12月21日提醒
2015年12月21日 | (Xilinx答复65792) | UltraScale RSA身份验证的设计咨询 – 使用RSA身份验证的UltraScale器件在使用较小的配置接口宽度时将无法进行比特流身份验证。 |
设计咨询于2015年11月30日提醒
2015年11月30日 | (Xilinx答复65998) | 设计咨询 – 系统监视器和PCI Express:I2C_SDA,I2C_SCL,PERSTN0或PERSTN1 I / O引脚的引脚电压电平低于预期 |
设计咨询于2015年10月19日提醒
二〇一五年十月十九日 | (Xilinx答复65710) | Kintex UltraScale速度文件的设计咨询 – 为KU095错误地发布了-3速文件 |
设计咨询于2015年7月6日提醒
2015年7月6日 | (Xilinx答复64838) | UltraScale FPGA收发器设计咨询向导:Vivado 2015.2中的GTH生产更新 |
设计咨询于2015年5月4日提醒
2015年5月4日 | (Xilinx答复64347) | UltraScale速度规范的设计咨询 – 2015.1生产速度规范变更 |
设计咨询于2015年3月2日提醒
2015年3月9日 | (Xilinx答复63698) | UltraScale Kintex FPGA速度文件的设计咨询 – 专用SRL上的可能保持冲突 – 带CFGLUT5的SRL路径 |
设计咨询于2014年12月1日提醒
2014年12月1日 | (Xilinx答复62870) | 针对Virtex UltraScale器件和Kintex UltraScale器件的封装更改的设计咨询 |
设计咨询于2014年11月10日发布
二〇一四年十一月十日 | (Xilinx答复62631) | Vivado 2014.3的设计咨询 – 程序eFUSE注册7系列和UltraScale FPGA的操作失败 |
设计咨询于2014年10月13日提醒
2014年10月13日 | (Xilinx答复62157) | MIG UltraScale QDRII +的设计咨询 – 未在I / O规划器中捕获的引脚分配DRC违规 |
设计咨询于2014年7月28日提醒
2014年4月28日 | (Xilinx答复61611) | Kintex UltraScale ASCII包文件更新的设计咨询 |
修订记录:
2015年7月6日 | 新增64838 |
2014年10月13日 | 已添加62157 |
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