Vivado – VHDL记录类型不支持上下文流

描述

定义为在模块中使用的记录类型的端口在综合阶段期间可能会生成错误。

解

出现此问题的原因是从OOC流生成的网表将与顶部模块中定义的端口不匹配。

这些端口名称将包含一些方括号，其中Record类型中定义的信号的sub_name类似于以下内容：

记录类型定义：

type type_rec_stat是记录
cat_build ：std_logic_vector（31 DOWNTO 0）;
dog_build ：std_logic_vector（31 DOWNTO 0）;
结束记录type_rec_stat

网表名称将类似于以下内容：

REC_STAT [cat_build] ：输出std_logic_vector（31 DOWNTO 0）;

解决方法是修改网表名称，如下所示：

\ REC_STAT [cat_build] \ ：out std_logic_vector（31 DOWNTO 0）;
\ REC_STAT [dog_build] \：out std_logic_vector（31 DOWNTO 0）;