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此答复记录包含来自Vivado 2014.2的IP更改日志信息的完整列表，该列表允许您在不必安装Vivado Design Suite的情况下查看所有IP更改。
解
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用于PCI的32位启动器/目标（7系列）（5.0）
* 5.0版（Rev.4）
* 没有变化。
3GPP LTE信道估计器（2.0）
* 2.0版（Rev。5）
*产品简介从xmp重命名为pb。
3GPP LTE MIMO解码器（3.0）
* 3.0版（Rev。5）
*产品简介从xmp重命名为pb。
3GPP LTE MIMO编码器（4.0）
* 4.0版（Rev。5）
*产品简介从xmp重命名为pb。
3GPP混合模式Turbo解码器（2.0）
* 2.0版（Rev。5）
*内部变更管理流程增强，无功能变更。
3GPP Turbo编码器（5.0）
* 5.0版（Rev.4）
* 没有变化。
3GPPLTE Turbo编码器（4.0）
* 4.0版（Rev.4）
* 没有变化。
用于PCI的64位启动器/目标（7系列）（5.0）
* 5.0版（Rev.4）
* 没有变化。
7系列FPGA收发器向导（3.3）
*版本3.3
*增加了对国防级（XQ）Zynq 7045的rf900包的支持。
*增加了逻辑，使CPLL / QPLL保持断电状态，直到参考时钟可用。
*修复了GTH / GTP的多重复位问题。
*修改了错误路径的约束文件（Design Advisory 60356）
用于PCI Express的7系列集成模块（3.0）
* 3.0版（Rev。2）
*增加了AZynq7030器件支持。
*增加了QArtix 50t器件支持。
*仅当选择了示例设计中的共享逻辑选项共享逻辑（时钟）时，才启用PIPE仿真和外部PIPE接口支持。
AHB-Lite到AXI桥（3.0）
* 3.0版（Rev。1）
*示例设计用于定时DRC的XDC更新
*更新了使用时钟向导生成时钟的示例设计。
AXI 10G以太网（1.2）
*版本1.2（修订版1）
*修复了VHDL项目中的收发器复位逻辑（Verilog项目没有问题）。
*修正了1步逻辑，以便校正字段修改可以在帧内的较早字节位置发生。除了IPv UDP数据包之外，这将允许对第2层数据包进行1步修改。
*调整64位小数纳秒字段流水线逻辑以简化时序收敛。
*已更新以使用最新版本的基础xlconstant子核，无功能更改。
AXI AHBLite桥（3.0）
* 3.0版（Rev。1）
*示例设计用于定时DRC的XDC更新。
AXI APB桥（3.0）
* 3.0版（Rev。1）
*示例设计XDC更新，无功能变化。
AXI BFM核心（5.0）
* 5.0版（Rev。3）
*改进的GUI速度和响应速度，无功能变化。
AXI BRAM控制器（4.0）
* 4.0版（修订版1）
*在narrow.vhd文件中将变量“size_plus_lsb”的范围限制在1到256之间，以改善时序。
*重新打包以改善内部自动化，无功能变化。
AXI CAN（5.0）
* 5.0版（Rev。5）
*重新打包以纠正仿真文件集映射，无功能变化。
AXI中央直接内存访问（4.1）
* 4.1版（Rev。3）
*示例设计XDC已更新以删除create_clock约束。
*没有功能变化。
AXI Chip2Chip桥（4.2）
* 4.2版（Rev。1）
*更新了示例设计I / O约束。
AXI时钟转换器（2.1）
* 2.1版（Rev。2）
* 没有变化。
AXI Crossbar（2.1）
* 2.1版（Rev。3）
*当所有读取或写入连接参数都设置为手动覆盖时，修复了IP集成商支持。
AXI数据FIFO（2.1）
* 2.1版（Rev。2）
* 没有变化。
AXI数据宽度转换器（2.1）
* 2.1版（Rev。2）
* 没有变化。
AXI DataMover（5.1）
* 5.1版（Rev。3）
*示例设计XDC已更新以删除create_clock约束。
*没有功能变化。
AXI直接内存访问（7.1）
* 7.1版（Rev。3）
*示例设计XDC已更新以删除create_clock约束。
*重新包装以改善内部自动化，无功能变化。
*没有功能变化
AXI EMC（3.0）
* 3.0版（Rev。1）
*修正了核心以正确响应wvalid限制（Xilinx答复59967） 。
*更新了同步存储器中窄读取的奇偶校验计算逻辑（ （Xilinx答复60065） 。
*更新了RTL以进行错误的参数计算，无功能变化。
*更新了示例设计以支持所有允许的内存组合。
AXI EPC（2.0）
* 2.0版（Rev。5）
*更新了用于定时DRC的示例设计XDC。
*更新了升级utils文件，无功能变化。
AXI以太网（6.1）
*版本6.1（修订版1）
*支持最新的GT版本。
AXI以太网缓冲器（2.0）
* 2.0版（Rev.4）
*更新了板流命令，与内部流更新同步，无功能变化。
*支持最小IFG + PREAMBLE长度，等于1000 MHz时的12字节时间。
AXI以太网时钟（2.0）
* 2.0版（修订版1）
* 没有变化
AXI EthernetLite（3.0）
* 3.0版（Rev。1）
*重新包装以改善内部自动化，无功能变化。
*示例设计用于定时DRC的XDC更新。
*更新了板流命令，与内部流更新同步，无功能变化。
AXI GPIO（2.0）
* 2.0版（Rev。5）
*示例设计用于定时DRC的XDC更新。
*更新了板流命令，与内部流更新同步，无功能变化。
AXI HWICAP（3.0）
* 3.0版（Rev。5）
* GUI的微小更改，无功能变化。
AXI IIC（2.0）
* 2.0版（Rev。5）
*示例设计用于定时DRC的XDC更新。
*更新了板流命令，与内部流更新同步，无功能变化。
AXI互连（2.1）
* 2.1版（Rev。3）
*互连功能无变化;互连子集的修订级别更改。
AXI中断控制器（4.1）
* 4.1版（Rev。1）
* 没有变化
AXI MMU（2.1）
* 2.1版
* 没有变化
AXI Master Burst（2.0）
* 2.0版（Rev.4）
* 没有变化
AXI Master Lite（3.0）
* 3.0版（Rev.4）
* 没有变化
AXI内存映射到PCI Express（2.4）
*版本2.4
*增加了AZynq7030器件支持。
*增加了QArtix 50t器件支持。
*仅在选择共享逻辑选项“示例设计中的共享逻辑（时钟）”时才启用外部PIPE接口支持。
*删除了axi_aclk，axi_ctl_aclk输入引脚。
*修复了针对x1gen1 64位配置的62.5Mhz输出时钟的IPI问题。
*增加了对125Mhz参考时钟频率的支持。
AXI内存映射到流映射器（1.1）
* 1.1版（Rev。2）
* 没有变化。
AXI性能监视器（5.0）
* 5.0版（Rev。3）
*在固定的相同时钟处理读/写请求的问题。
*配置文件模式下提供最小/最大写/读延迟寄存器。
AXI协议检查器（1.1）
* 1.1版（Rev。3）
*默认MAX_xx_BURSTS增加到8（从2开始）;改进了CAM溢出的消息文本。
AXI协议转换器（2.1）
* 2.1版（Rev。2）
* 没有变化。
AXI Quad SPI（3.2）
*版本3.2（修订版1）
* GUI相关更新。
*对RTL进行少量编辑以删除冗余注释。
*没有功能变化。
AXI寄存器片（2.1）
* 2.1版（Rev。2）
* 没有变化。
AXI TFT控制器（2.0）
* 2.0版（Rev。5）
*更新了GUI中默认I2C地址参数的工具提示。没有功能变化。
AXI时基看门狗定时器（2.0）
* 2.0版（Rev。5）
*更新了示例设计XDC，用于定时DRC，无功能变化。
AXI定时器（2.0）
* 2.0版（Rev。5）
*更新了示例设计XDC，用于定时DRC，无功能变化。
AXI流程发生器（2.0）
* 2.0版（Rev。3）
*代码清理，无功能变化。
AXI UART16550（2.0）
* 2.0版（Rev。5）
*示例设计XDC已更新。
AXI USB2器件（5.0）
* 5.0版（Rev。3）
*更新了XDC约束，用于示例设计，无功能更改。
AXI Uartlite（2.0）
* 2.0版（Rev。5）
*示例设计XDC已更新。
*与GUI相关的次要更新，无功能变化。
AXI视频直接内存访问（6.2）
* 6.2版（Rev。1）
*示例设计用于定时DRC的XDC更新。
AXI虚拟FIFO控制器（2.0）
* 2.0版（Rev。5）
*重新包装以改善内部自动化，无功能变化。
AXI-Stream FIFO（4.0）
* 4.0版（Rev。5）
*重新包装以改善内部自动化，无功能变化。
AXI4-Stream加速器适配器（2.1）
* 2.1版（Rev。1）
*改进的GUI速度和响应能力。
*独立于输入/输出参数启用标量选择。
AXI4-Stream广播公司（1.1）
* 1.1版（Rev。2）
* 没有变化。
AXI4-Stream时钟转换器（1.1）
* 1.1版（Rev。3）
*已更新至FIFO Generator v12.0。
AXI4-Stream Combiner（1.1）
* 1.1版（Rev。2）
* 没有变化。
AXI4-Stream数据FIFO（1.1）
* 1.1版（Rev。3）
*已更新至FIFO Generator v12.0。
AXI4-Stream数据宽度转换器（1.1）
* 1.1版（Rev。2）
* 没有变化。
AXI4-Stream互连（2.1）
* 2.1版（Rev。3）
*改进了ARB_ON_TLAST参数的处理。
AXI4-Stream协议检查器（1.1）
* 1.1版（Rev。2）
* 没有变化。
AXI4流注册片（1.1）
* 1.1版（Rev。2）
* 没有变化。
AXI4-Stream子集转换器（1.1）
* 1.1版（Rev。2）
* 没有变化。
AXI4-Stream开关（1.1）
* 1.1版（Rev。3）
*重新包装最新的IP Packager;没有功能变化。
AXI4-Stream到视频输出（3.0）
* 3.0版（Rev.4）
* 没有变化。
蓄能器（12.0）
* 12.0版（Rev.4）
* 没有变化。
加法器/减法器（12.0）
* 12.0版（Rev.4）
* 没有变化。
异步采样率转换器（2.0）
* 2.0版（Rev。3）
* 没有变化。
Aurora 64B66B（9.2）
* 9.2版（Rev。1）
* UltraScale GT Wizard版本升级。
*修复了Simplex设计的错误，因为无法在读取模式下打开信息文件xil_defaultlib / _info。
*针对7系列GTH设计更新了PMA_RSV属性设置。
*修复了基于UltraScale器件的设计中的保持违规时序问题
*为UltraScale设计的时钟核心添加了缺少的同步器。
*对于UltraScale设计，GT_DIRECTION设置为BOTH，TX_ENABLE和RX_ENABLE设置为TRUE。
Aurora 8B10B（10.2）
* 10.2版（修订版1）
* UltraScale GT向导版本更改。
*增加了对XQ7Z045 RF900器件的支持。
*修复了基于UltraScale器件的设计中的保持违规时序问题。
*在4字节模式下更新了> = 13通道的通道绑定级别逻辑。
*修复了收发器调试端口中GTX器件的gt0_dmonitorout_out端口宽度。
*在示例设计中，自由运行的INIT CLK连接到VIO内核。
*修复了用于VHDL设计的crc模块中的锁存器推断问题。
*更新了UltraScale器件中16-GT（GTHE3_CHANNEL）的CLK_COR_MIN_LAT和CLK_COR_MAX_LAT值。
二进制计数器（12.0）
* 12.0版（Rev.4）
* 没有变化。
块存储器生成器（8.2）
* 8.2版（Rev。1）
*在块存储器生成器GUI的第1页中更新了用于字节写入启用的GUI工具提示。
CIC编译器（4.0）
* 4.0版（Rev.4）
* 没有变化。
CORDIC（6.0）
* 6.0版（Rev.4）
* 没有变化。
CPRI（8.2）
* 8.2版（Rev。1）
*已更新为使用UltraScale GT向导的1.3版。
*改变四路PLL和对齐接口，以简化IPI中的核心集成。
色度重采样器（4.0）
* 4.0版（Rev.4）
* 没有变化。
时钟向导（5.1）
* 5.1版（Rev。3）
*更新了AXI4-Lite接口锁定状态寄存器地址和位映射以与pg065对齐。
色彩校正矩阵（6.0）
* 6.0版（Rev。5）
*修复CLIP参数的默认值GUI bug。
彩色滤光片阵列插值（7.0）
* 7.0版（Rev.4）
* 没有变化。
复数乘数（6.0）
* 6.0版（Rev。5）
*删除了DSP48E2的组件声明，没有功能变化。
卷积编码器（9.0）
* 9.0版（Rev.4）
* 没有变化。
DDS编译器（6.0）
* 6.0版（Rev。5）
* DDS_Clock_Rate最大值550MHz可能会限制新器件的设计。将参数输入设置为Hardware_parameters可用于解决限制。
DSP48宏（3.0）
* 3.0版（Rev。6）
*当指令指定内部ALUMODE为0010或0001时，修复了仅用于结构的实现（use_dsp48 = false）的carrycascout输出的行为。
DUC / DDC编译器（3.0）
* 3.0版（Rev.4）
* 没有变化。
离散傅立叶变换（4.0）
* 4.0版（Rev.4）
* 没有变化。
DisplayPort（4.2）
* 4.2版（Rev。2）
*修复了rx_interrupt模块中的sync_cell实例化。
分布式内存生成器（8.0）
* 8.0版（Rev。5）
*重新包装以改善内部自动化，无功能变化。
分频器发生器（5.1）
* 5.1版（Rev。3）
*禁用在仿真低延迟串行分频器时错误触发的不必要断言。没有功能变化。
ECC（2.0）
* 2.0版（Rev。5）
*重新包装以改善内部自动化，无功能变化。
以太网1000BASE-X PCS / PMA或SGMII（14.2）
*第14.2版（修订版1）
* gtwizard_ultrascale升级到v1_3。
*根据工具行为的变化修改次要约束。
* 7系列收发器复位FSM中未使用的同步器的移除和校正。
以太网PHY MII降低MII（2.0）
* 2.0版（Rev。5）
*示例设计更新为在时钟稳定时发出复位。
FIFO发生器（12.0）
* 12.0版（修订版1）
*重新包装以改善内部自动化，无功能变化。
FIR编译器（7.1）
* 7.1版（Rev.4）
*删除了DSP48E2的组件声明，没有功能变化。
*内部变更管理流程增强，无功能变更。
快速傅里叶变换（9.0）
* 9.0版（Rev.4）
* 没有变化。
固定间隔定时器（2.0）
* 2.0版（Rev.4）
*从源代码注释中删除了修订控制标记，没有功能更改。
浮点（7.0）
* 7.0版（Rev。5）
*为指数运算符中的信号添加了默认值，以避免在管道填充且M_AXIS_RESULT_TVALID为低时在行为仿真中输出X.功能不变。
*删除了DSP48E2的组件声明，没有功能变化。
*内部变更管理流程增强，无功能变更。
G.709 FEC编码器/解码器（2.1）
* 2.1版（Rev。2）
*跨所有仿真器的演示测试平台的标准化错误报告。
G.975.1 EFEC I.4编码器/解码器（1.0）
* 1.0版（Rev。5）
*将RAMB18SDP的实例化更改为RAMB18E1，以解决行为和后综合仿真之间的不匹配问题。
G.975.1 EFEC I.7编码器/解码器（2.0）
* 2.0版（Rev。5）
*重新打包IP以将演示测试平台放入vhdl-testbench文件组，无功能更改。
Gamma校正（7.0）
* 7.0版（Rev。5）
*将默认AXI4-Lite接口启用从选定更改为未选定。现有IP实例不变。
Gmii到Rgmii（3.0）
* 3.0版（Rev。2）
*支持国防和汽车级zynq器件。
高速SelectIO向导（1.0）
*版本1.0（修订版1）
* CRTL_CLK INTERNAL失败了。
IBERT 7系列GTH（3.0）
* 3.0版（Rev。5）
*修复了IBERT IP中的TIMING DRC违规，并在寄存器上添加了ASYNC_REG属性，该寄存器在CDC路径中具有双同步器。
IBERT 7系列GTP（3.0）
* 3.0版（Rev。5）
*为QArtix7系列增加了新的器件支持。
*添加了包 – cs325 fg484。
*修复了IBERT IP中的TIMING DRC违规，并在寄存器上添加了ASYNC_REG属性，该寄存器在CDC路径中具有双同步器。
*将50t，35t和100t器件的综合设置控制设置阈值更改为100以修复布局问题。
IBERT 7系列GTX（3.0）
* 3.0版（Rev。5）
*为新的Zynq汽车和国防级零件增加了器件支持。
*修复了IBERT IP中的TIMING DRC违规，并在寄存器上添加了ASYNC_REG属性，该寄存器在CDC路径中具有双同步器。
IBERT 7系列GTZ（3.1）
* 3.1版（Rev。3）
*内部HDL更改，无功能更改。
*修复了IBERT IP中的TIMING DRC违规，并在寄存器上添加了ASYNC_REG属性，该寄存器在CDC路径中具有双同步器。
IBERT超大规模GTH（1.0）
*版本1.0（修订版1）
*添加了新器件支持。
*更新了GTWizard Subcore参考。
ILA（集成逻辑分析仪）（4.0）
* 4.0版（修订版1）
*修复了TIMING DRC违规，在寄存器上添加了ASYNC_REG属性，该寄存器具有CDC路径的双同步器。
*修复了在高级触发模式下使用ila时重新执行First状态的问题。
*选择AXI4LITE协议时，AXI模式的用户可以看到的未使用端口数量减少。
IOModule（2.2）
* 2.2版（Rev。2）
*从源代码注释中删除了修订控制标记，没有功能更改。
图像增强（8.0）
* 8.0版（Rev.4）
*通过AXI4-Lite接口更改列数现在可以在核心内正确更新。
交织器/去交织器（8.0）
* 8.0版（Rev.4）
* 没有变化
JESD204（5.2）
* 5.2版（Rev。1）
*添加了ZYNQ-7000 XC7Z015支持（检查DS190是否有每个部件/封装中可用的最大GTP数量）。
*已更新为使用UltraScale GT向导的1.3版。
*已更新为使用7系列GT向导的3.3版。
*改进的GUI速度和响应速度，无功能变化。
*修正了自动升级问题（Xilinx答复60386） 。
*修复了用于多通道内核设计的UltraScale GT Wrapper DRPCLK时钟连接（Xilinx答复60387） 。
*修复了GUI符号上的问题，当GTXE2收发器作为目标时，gt_dmonitorout端口没有出现在transcevier_debug总线接口中。
*修复了GUI符号上的问题，其中gt_drpaddr端口在DRP总线中显示宽度为16。
JTAG到AXI Master（1.0）
*版本1.0（修订版3）
*添加了jtag_axi_v1_0_jtag_axi_sim.v文件作为仿真源。
LMB BRAM控制器（4.0）
* 4.0版（Rev.4）
*从源代码注释中删除了修订控制标记，没有功能更改。
LTE DL通道编码器（3.0）
* 3.0版（Rev。5）
*产品简介从xmp重命名为pb。
LTE快速傅里叶变换（2.0）
* 2.0版（Rev。5）
*产品简介从xmp重命名为pb。
LTE PUCCH接收器（2.0）
* 2.0版（Rev。5）
*产品简介从xmp重命名为pb。
LTE RACH探测器（2.0）
* 2.0版（Rev。5）
*产品简介从xmp重命名为pb。
LTE UL信道解码器（4.0）
* 4.0版（Rev。5）
*内部变更管理流程增强，无功能变更。
本地内存总线（LMB）1.0（3.0）
* 3.0版（Rev.4）
*从源代码注释中删除了修订控制标记，没有功能更改。
邮箱（2.1）
* 2.1版（Rev。1）
*从源代码注释中删除了修订控制标记，没有功能更改。
存储器接口发生器（MIG 7系列）（2.1）
* 2.1版
* DDR3时钟和读取路径校准更新。有关详细信息，请参阅答案记录60687。
*添加Artix-7Q（xq7a50t-cs325，xq7a50t-fg484）和XAZynq（xa7z030-fbg484）器件。
存储器接口生成器（MIG）（5.0）
* 5.0版（Rev。1）
*支持UDIMM和SODIMM，用于DDR3和DDR4接口。
* RLDRAM3 X18内存器件支持。
* QDRIIP BL2 X36内存器件支持。
*解决了GUI的问题，允许取消选择DDR4内部Vref。有关详细信息，请参阅（Xilinx答复60322） 。
*解决了DDR3 / DDR4设计的dbg_clk连接问题。请参阅（Xilinx答复59948）详细信息。
MicroBlaze（9.3）
* 9.3版（Rev。1）
*内部变更管理流程增强，无功能变更。
MicroBlaze调试模块（MDM）（3.1）
* 3.1版（修订版1）
*从源代码注释中删除了修订控制标记，没有功能更改。
MicroBlaze MCS（2.2）
* 2.2版（Rev。1）
*从源代码注释中删除了修订控制标记，没有功能更改。
乘数（12.0）
* 12.0版（Rev。5）
*删除了DSP48E2的组件声明，没有功能变化。
乘法加法器（3.0）
* 3.0版（Rev.4）
* 没有变化。
互斥（2.1）
* 2.1版（Rev。1）
*从源代码注释中删除了修订控制标记，没有功能更改。
峰值消除波峰因数降低（5.0）
* 5.0版（Rev。2）
*用于将所有BRAM从READ_FIRST转换为WRITE_FIRST模式的约束文件中使用的set_property已经更新，因此它适用于7系列和UltraScale器件。
*重新打包IP以将演示测试平台放入vhdl-testbench文件组，无功能更改。
处理器系统重置（5.0）
* 5.0版（Rev。5）
*增强了对IP Integrator的支持。
*董事会流程相关更新，无功能变化。
QSGMII（3.2）
*版本3.2（修订版1）
*将UltraScale向导升级到版本1.3。
基于RAM的移位寄存器（12.0）
* 12.0版（Rev.4）
* 没有变化
RGB到YCrCb色彩空间转换器（7.1）
* 7.1版（Rev。2）
* 没有变化
RXAUI（4.2）
* 4.2版（Rev。1）
*增加了对Z-7015器件的支持。
*更新后使用最新的GT UltraScale向导。
*修复了GUI符号上的问题，当针对GTHE2和GTXE2收发器时，gt_dmonitorout端口未出现在transcevier_debug总线接口中。
里德 – 所罗门解码器（9.0）
* 9.0版（Rev。5）
*修改演示测试平台，以确保在使用穿孔模式时数据块中存在预期的错误数。综合HDL没有功能改变。
里德 – 所罗门编码器（9.0）
* 9.0版（Rev.4）
* 没有变化
S / PDIF（2.0）
* 2.0版（Rev。5）
*更新了示例设计XDC，用于定时DRC，无功能变化。
SMPTE 2022-1 / 2 IP视频接收器（1.0）
*版本1.0（修订版3）
*修复AXI-MM读取错误，当rvalid被置为无效时导致有效负载损坏。
SMPTE 2022-1 / 2视频IP发送器（1.0）
*版本1.0（修订版3）
*修复了二级VLAN标记值为零的问题
*修复当FEC_CONFIG寄存器的bit0设置为1时，内核不生成非块对齐FEC。
*改变了核心处理AXIS MAC接口回退的机制。在主链路或辅助链路上回推传播到系统的传输流输入接口。
SMPTE SD / HD / 3G-SDI（3.0）
* 3.0版（Rev。1）
* 没有变化
SMPTE2022-5 / 6 IP视频接收器（3.0）
* 3.0版（Rev。5）
*修复AXI-MM读取错误，当rvalid被置为无效时导致有效负载损坏。
*为过滤通道添加了目标IP，并将firewall_sel位从2增加到3（寄存器0x110 bit2）。
SMPTE2022-5 / 6 IP视频传输器（3.0）
* 3.0版（Rev.4）
* 没有变化。
SPI-4.2（13.0）
*版本13.0（Rev。4）
* 没有变化。
SelectIO接口向导（5.1）
* 5.1版（Rev。2）
*重新包装以改善内部自动化，无功能变化。
*更新了MMCME2 COMPENSATION = BUF_IN的示例设计。
串行RapidIO Gen2（3.1）
* 3.1版（Rev。2）
*修复了由于专用于Artix7，Kintex7，Virtex7器件的XDC文件中的上拉设置而没有功能变化导致的sys_rst端口的VHDL网表故障问题。
*修复了由于ooc.xdc文件中提到的创建时钟限制不正确导致的严重警告问题，无功能更改。
软错误缓解（4.1）
* 4.1版（Rev。1）
*已解决（Xilinx答复60056） 。 Makedata.tcl不再错误地显示为仿真源文件。
*已解决AR （Xilinx答复60058） 。更正了从预生产到生产的xc7a75t，xc7z030和xc7z015的列出支持。
*此版本的IP尚不支持新器件xq7a50t。
系统缓存（3.0）
* 3.0版（Rev。5）
*更改了代码以支持第三方仿真器，无功能变化。
*从源代码注释中删除了修订控制标记，没有功能更改。
系统管理向导（1.1）
*版本1.1
*增加了对UltraScale SSI器件的支持
*为SSI器件中的DRP接口添加了可选端口sysmon_slave_sel。
*输入s_axi_araddr和s_axi_awaddr的大小从11增加到13.从以前发布的核心升级时，请更新您的设计以正确实例化。
*当使用先前发布的核心启用外部多路复用器模式升级设计时，除了所选的Mux通道之外，vauxp / vauxn端口将不可用，用户将需要更新其设计。
万兆以太网MAC（13.1）
*第13.1版（修订版1）
*当Oneshot和XON / XOFF以相同的优先级混合时，修复优先流控制在转发时的角落情况。
万兆以太网PCS / PMA（10GBASE-R / KR）（4.1）
* 4.1版（Rev。2）
*更新后使用最新的GT UltraScale向导
*修复了GUI符号上的问题，当针对GTHE2收发器时，端口gt0_dmonitorout未出现在transceiver_debug总线接口中。
*修复了核心GUI自定义代码中的一个问题，该问题导致首次打开GUI时在Vivado Messages窗口中出现错误。
测试模式生成器（6.0）
* 6.0版（Rev。1）
*修复了固定持续时间后核心超时问题，无功能变化。
定时同步1588（1.2）
*版本1.2
* 没有变化。
三模式以太网MAC（8.2）
* 8.2版（Rev。1）
*在<compname> _clocks XDC文件中更新路径的错误路径约束 – bus2ip_addr_int_reg到gtx_clk，以修复源寄存器bus2ip_addr_int_reg在综合后被重命名为bus2ip_int_reg_rep的情况的严重警告。
UltraScale FPGA收发器向导（1.3）
*版本1.3
*增加了几个新的收发器配置预设选项。
*利用GTY收发器实现配置的综合和实现。
*精确的时序约束及其在XDC文件中的位置，以减少警告和冗余。
*在复位控制器辅助模块中增加了一个CDR锁定超时计数器，以避免由于没有RXCDRLOCK断言而导致RX数据路径复位序列挂起。
*通过参数更新提高GTH收发器的性能。
*修复了用户数据宽度大小调整助手块的接收器模块中的接线错误，该错误仅影响配置为使用160位RX用户数据宽度的GTY收发器。
*修复了向导GUI和某些已发布的UltraScale架构数据表值所施加的频率/速率限制之间的少量差异。
*为示例设计添加了逻辑，演示了缓冲旁路控制器辅助模块的正确复位激励。
用于PCI Express的UltraScale FPGA Gen3集成模块（3.0）
* 3.0版（Rev。1）
*修复了非x0y0 pcie块的时序违规。
*增加了对KintexU器件xcku100和xcku115的支持。
*增加了对VirtexU器件xcvu080和xcvu125的支持。
*禁用参数pf0_rbar_capability和pf1_rbar_capability。
VIO（虚拟输入/输出）（3.0）
* 3.0版（Rev。3）
*简化约束定义。
*改进了分布式RAM的使用。
视频去隔行器（4.0）
* 4.0版（Rev。5）
*修复了（Xilinx答复60171）中记录的配置GUI问题。
视频输入到AXI4-Stream（3.0）
* 3.0版（Rev.4）
* 没有变化
视频屏幕显示（6.0）
* 6.0版（Rev。5）
*在模块xdc文件中添加了新的TCL命令支持。
视频缩放器（8.1）
*版本8.1（修订版3）
* 没有变化
视频定时控制器（6.1）
*版本6.1（修订版2）
*内部变更管理流程增强，无功能变更。
用于PCI Express的Virtex-7 FPGA Gen3集成模块（3.0）
* 3.0版（Rev。2）
*为合规性修复添加了新模块_force_adapt.v。
维特比解码器（9.0）
* 9.0版（Rev。5）
*内部变更管理流程增强，无功能变更。
XADC向导（3.0）
* 3.0版（Rev.4）
*修正了INIT_48中用于音序器模式的VCCBRAM通道启用问题。
XAUI（12.1）
*第12.1版（修订版2）
*更新后使用最新的GT UltraScale向导。
*修复了GUI符号上的问题，当针对GTHE2和GTXE2收发器时，gt_dmonitorout端口未出现在transcevier_debug总线接口中。
YCrCb转RGB色彩空间转换器（7.1）
* 7.1版（Rev。2）
* 没有变化。
ZYNQ7加工系统（5.4）
* 5.4版（Rev。1）
*为复位（USB，I2C和以太网）引脚添加极性功能。
*添加IP类型是处理器。
*修正了LPDDR2挂起问题。
ZYNQ7处理系统BFM（2.0）
* 2.0版（Rev。3）
*添加一个新的API，帮助后门读取内存（OCM和DDR）。
interrupt_controller（3.0）
* 3.0版（Rev。1）
* 没有变化。
proc_common（4.0）
* 4.0版（修订版1）
*更新CDC模块以使用FDR取消DONT_TOUCH属性。
*没有功能变化。
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