Vivado综合 – 综合报告中的“Block RAM”表并未反映设计中使用的所有BRAM-Xilinx-AMD社区-FPGA CPLD-ChipDebug

Vivado综合 – 综合报告中的“Block RAM”表并未反映设计中使用的所有BRAM

描述

在综合报告的“Block RAM”表中,并未列出设计中使用的所有BRAM。

例如,下面的设计有4个BRAM,但表中只报告了3个。
这是预期的行为吗?
(见下表)
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启动RAM,DSP和移位寄存器报告
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Block RAM:
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|模块名称—— | RTL对象| PORT A(深度X宽度)| W | R |端口B(深度X宽度)| W | R | OUT_REG | RAMB18 | RAMB36 |分层名称|
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| generic_mem_medium | mem_reg | 64 X 72(WRITE_FIRST)| W | | 64 X 72(WRITE_FIRST)| | R |端口A和B | 0 | 1 | generic_mem_medium / extram |
| generic_mem_small | mem_reg | 16 X 72(WRITE_FIRST)| W | | 16 X 72(WRITE_FIRST)| | R |端口A和B | 0 | 1 | generic_mem_small / extram__1 |
| generic_mem_medium | mem_reg | 64 X 72(WRITE_FIRST)| W | | 64 X 72(WRITE_FIRST)| | R |端口A和B | 0 | 1 | generic_mem_medium / extram__2 |
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这是预期的行为。

它不是为每个实例报告RAM,而是为每个模块报告。

因此,多个实例化的RAM仅报告一次。

因此,您可能会看到此表中报告的BRAM数量少于设计的数量。

桌子后面还有一个说明可以解释这一点。

注意:该表显示了当前阶段生成的RAM。

由于后来的优化,一些RAM生成可能会被逆转。

多个实例化的RAM仅报告一次。

“分层名称”反映了RAM的分层模块名称,仅显示其中的一部分。

要在设计中报告BRAM利用率,请参阅综合报告中的“报告单元使用情况”表或转到利用率报告(report_utilization)
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