描述
根据（UG585），并行静态存储器控制器（SRAM / NOR）接口的特点：
- 单芯片选择（CS0），最多26个地址信号（64MB）
- 两个芯片选择（CS0 / Cs1），最多25个地址信号（32 + 32MB）
通过将MIO1连接到存储器的地址位25（A25）并设置slcr.MIO_PIN_01 {L2_SEL} = 01（地址位25，输出），可以使用第一种配置（64MB）。
此配置存在两个问题：
- ＃1：访问0xE4000000 – 0xE5FFFFFF范围内的地址时，片选0（CS0）无效。
- ＃2：地址位25的逻辑反转：当访问0xE2000000 – 0xE3FFFFFF时，A25为’1’，访问0xE4000000时，A25为’0′ – 0xE5FFFFFF。
以下是SMC如何为NOR / SRAM工作的摘要：
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slcr.MIO_PIN_01 {} L2_SEL
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地址被访问
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MIO0
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MIO1
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01（ADDR25）
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0xe200_0000
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1-> 0-> 1（充当活动CS0）
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1（作为反转ADDR25）
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01（ADDR25）
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0xe400_0000
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0（充当非活动CS0）
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0（作为反转ADDR25）
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10（CS1）
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0xe200_0000
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1-> 0-> 1（充当活动CS0）
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1（充当非活动CS1）
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10（CS1）
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0xe400_0000
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1（充当非活动CS0）
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1-> 0-> 1（充当活动CS1）
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00（GPIO）
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0xe200_0000
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1-> 0-> 1（充当活动CS0）
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1（复位状态，内部上拉）
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00（GPIO）
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0xe400_0000
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1（充当非活动CS0）
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1（复位状态，内部上拉）
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解
请参考这两个AR：
| （Xilinx答复61637） | Zynq-7000 SoC，SMC并行（SRAM / NOR）接口无法正确断言CS0以获得64 MB存储器 |
| （Xilinx答复61638） | Zynq-7000 SoC，SMC并行（SRAM / NOR）接口地址位25反转为64 MB存储器 |
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